【怎么看内存的cl设置 - 经验总结 www.jingyanzongjie.com】
CL（CAS Latency）：为CAS的延迟时间，这是纵向地址脉冲的反应时间，也是在一定频率下衡量支持不同规范的内存的重要标志之一 。内存负责向CPU提供运算所需的原始数据，而目前CPU运行速度超过内存数据传输速度很多 ， 因此很多情况下CPU都需要等待内存提供数据，这就是常说的 “CPU等待时间” 。内存传输速度越慢 ， CPU等待时间就会越长，系统整体性能受到的影响就越大 。因此，快速的内存是有效提升CPU效率和整机性能的关键 之一 。在实际工作时，无论什么类型的内存，在数据被传输之前 ， 传送方必须花费一定时间去等待传输请求的响应，通俗点说就是传输前传输双方必须要进行必 要的通信，而这种就会造成传输的一定延迟时间 。CL设置一定程度上反映出了该内存在CPU接到读取内存数据的指令后 ， 到正式开始读取数据所需的等待时间 。不难看出同频率的内存，CL设置低的更具有速度优势 。上面只是给大家建立一个基本的CL概念，而实际上内存延迟的基本因素绝对不止这些 。内存延迟时间有个专门的术语叫“Latency” 。要形象的 了解延迟，我们不妨把内存当成一个存储着数据的数组，或者一个EXCEL表格 ， 要确定每个数据的位置，每个数据都是以行和列编排序号来标示，在确定了行、 列序号之后该数据就唯一了 。内存工作时，在要读取或写入某数据，内存控制芯片会先把数据的列地址传送过去，这个RAS信号（Row Address Strobe，行地址信号）就被激活，而在转化到行数据前 ， 需要经过几个执行周期，然后接下来CAS信号（Column Address Strobe ， 列地址信号）被激活 。在RAS信号和CAS信号之间的几个执行周期就是RAS-to-CAS延迟时间 。在CAS信号被执行之后同样也需要几 个执行周期 。此执行周期在使用标准PC133的SDRAM大约是2到3个周期；而DDR RAM则是4到5个周期 。在DDR中，真正的CAS延迟时间则是2到2.5个执行周期 。RAS-to-CAS的时间则视技术而定，大约是5到7个周期，这 也是延迟的基本因素 。CL设置较低的内存具备更高的优势，这可以从总的延迟时间来表现 。内存总的延迟时间有一个计算公式，总延迟时间=系统时钟周期×CL模式数+存 取时间（tAC） 。首先来了解一下存取时间（tAC）的概念，tAC是Access Time from CLK的缩写，是指最大CAS延迟时的最大数输入时钟 ， 是以纳秒为单位的，与内存时钟周期是完全不同的概念，虽然都是以纳秒为单位 。存取时间（tAC）代 表着读取、写入的时间，而时钟频率则代表内存的速度 。举个例子来计算一下总延迟时间，比如一条DDR333内存其存取时间为6ns，而其内存时钟周期为6ns（DDR内存时钟周期＝1X2/内存频 率 ， DDR400内存频率为400 ， 则可计算出其时钟周期为6ns） 。我们在主板的bios中将其CL设置为2.5，则总的延迟时间＝6ns X2.5＋6ns＝21ns，而如果CL设置为2，那么总的延迟时间＝6ns X2＋6ns＝18 ns，就减少了3ns的时间 。从总的延迟时间来看 ， CL值的大小起到了很关键的作用 。所以对系统要求高和喜欢超频的用户通常喜欢购买CL值较低的内存 。目前各内存颗粒厂商除了从提高内存时钟频率来提高DDR的性能之外，已经考虑通过更进一步的降低CAS延迟时间来提高内存性能 。不过，并不是说CL值越低性能就越好，因为其它的因素会影响这个数据 。例如，新一代处理器的高速缓存较有效率 ， 这表示处理器比较少地直接从内存 读取数据 。再者，列的数据会比较常被存?。?所以RAS-to-CAS的发生几率也大，读取的时间也会增多 。最后 ， 有时会发生同时读取大量数据的情形 ， 在这 种情形下 ， 相邻的内存数据会一次被读取出来，CAS延迟时间只会发生一次 。选择购买内存时，最好选择同样CL设置的内存，因为不同速度的内存混插在系统内，系统会以较慢的速度来运行，也就是当CL2.5和CL2的内存同时插在主机内 ， 系统会自动让两条内存都工作在CL2.5状态，造成资源浪费 。
